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7.2 Verilog 并行 FIR 滤波器设计

FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR...

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2021年11月22日

7.1 Verilog 除法器设计

除法器原理（定点）和十进制除法类似，计算 27 除以 5 的过程如下所示：除法运算过程如下：(1)...

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2021年11月22日

6.7 Verilog 流水线

关键词：流水线，乘法器硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。但是当数据串行输入时...

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2021年11月22日

6.6 Verilog 仿真激励

关键词：testbench，仿真，文件读写Verilog 代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为...

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2021年11月22日

6.5 Verilog 避免 Latch

关键词：触发器，锁存器Latch...

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2021年11月22日

6.4 Verilog 竞争与冒险

关键字：竞争，冒险，书写规范产生原因数字电路中，信号传输与状态变换时都会有一定的延时。在组合逻辑电路中，不同路径的输入信号变化传输到同一点门...

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2021年11月22日

6.3 Verilog 状态机

关键词：状态机，售卖机有限状态机（Finite-State...

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2021年11月22日

6.2 Verilog 任务

关键词：任务任务与函数的区别和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用...

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2021年11月22日

6.1 Verilog 函数

关键词：函数，大小端转换，数码管译码在 Verilog 中，可以利用任务（关键字为 task）或函数（关键字为...

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2021年11月22日

5.3 Verilog 带参数例化

关键词：...

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2021年11月22日

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